Samsung mở rộng chương trình MPW lên tiến trình 2nm vào năm 2027

Trong bối cảnh Samsung đang tăng tốc nhằm thu hút khách hàng cho tiến trình 2nm, hãng tiếp tục thực hiện bước đi tiếp theo trong chiến lược MPW (Multi-Project Wafer). Dẫn lời ông Song Tae-jung, Giám đốc điều hành Samsung Foundry, ZDNet cho biết dịch vụ MPW của công ty dự kiến sẽ được mở rộng sang tiến trình 2nm vào năm 2027.

Theo iNews24, đây là lần đầu tiên Samsung chính thức công bố kế hoạch MPW cho tiến trình 2nm. Hiện tại, công ty đang đẩy nhanh sản xuất hàng loạt cho thế hệ tiến trình 2nm đầu tiên (SF2), đồng thời hướng tới mở rộng ứng dụng trong các lĩnh vực HPC, AI và bán dẫn ô tô.

Theo báo cáo, MPW (Multi-Project Wafer) cho phép nhiều thiết kế chip từ các công ty khác nhau được sản xuất trên cùng một wafer. Mô hình này giúp các công ty fabless giảm đáng kể chi phí thử nghiệm (prototyping) và đánh giá khả năng sẵn sàng cho sản xuất hàng loạt.

Kế hoạch MPW của Samsung

ZDNet cho biết Samsung đã vận hành các chương trình MPW trên nhiều tiến trình khác nhau mỗi năm. Trong giai đoạn 2024–2025, tiến trình tiên tiến nhất được đưa vào chương trình MPW là 4nm.

Theo iNews24, Samsung cũng đã công bố kế hoạch vận hành MPW cho năm tới. Công ty dự kiến triển khai tổng cộng 18 đợt MPW, bao gồm:

7 đợt cho tiến trình 2nm và 4nm

11 đợt cho các node từ 5nm đến 28nm

Ngoài ra, quy mô chương trình vẫn có khả năng tiếp tục mở rộng.

Trước đó, theo SeDaily, Samsung thể hiện sự tự tin lớn vào tiến độ phát triển 2nm. Ban lãnh đạo cho biết công ty đang thảo luận tích cực với nhiều khách hàng lớn trong lĩnh vực AI và HPC, đồng thời kỳ vọng sẽ sớm đạt được những kết quả hợp tác cụ thể.

Bên cạnh việc đã giành được các đơn hàng 2nm cho AI5 và AI6 của Tesla, The Information cho biết Google cũng đang đàm phán với Samsung Foundry để sản xuất các thành phần quan trọng cho thế hệ TPU thứ 10.

Theo mô hình sản xuất được đề xuất:

TSMC sẽ sản xuất compute die chính trên tiến trình 1.4nm

Samsung sẽ đảm nhiệm memory I/O die trên tiến trình 2nm

Memory I/O die là thành phần rất quan trọng, đóng vai trò kết nối bộ xử lý với HBM (High Bandwidth Memory).

CyberShuttle 2nm của TSMC đang thiết lập chuẩn mới

Trong khi đó, TSMC đã cung cấp dịch vụ shuttle tương tự dựa trên MPW dưới thương hiệu CyberShuttle.

Theo TechNews, TSMC đã bổ sung tiến trình 2nm vào CyberShuttle từ năm 2025. Đây cũng là node đầu tiên của hãng sử dụng kiến trúc transistor GAA (Gate-All-Around).

Theo ước tính thị trường được TechNews trích dẫn:

Giá wafer 3nm hiện vào khoảng 20.000 USD

Giá wafer 2nm có thể tăng lên 24.000–25.000 USD

Mức giá này đang tạo áp lực chi phí lớn lên các công ty thiết kế IC quy mô nhỏ.

Trong bối cảnh đó, CyberShuttle được cho là có thể giúp giảm tới 95% chi phí tape-out giai đoạn đầu, qua đó hạ thấp đáng kể rào cản gia nhập cho các doanh nghiệp nhỏ hơn.