Intel tiến gần kỷ nguyên chip AI siêu lớn với công nghệ đóng gói mới

Trong nhiều năm qua, hiệu năng của chip không còn được nâng cao chỉ bằng cách mở rộng một khuôn silicon (die) duy nhất. Thay vào đó, ngành bán dẫn đã chuyển sang kiến trúc chiplet, kết hợp nhiều khuôn chip chuyên biệt trong cùng một gói (package) thông qua các công nghệ đóng gói tiên tiến.

Mô hình này không chỉ giúp vượt qua giới hạn thu nhỏ tiến trình bán dẫn mà còn đáp ứng nhu cầu tính toán ngày càng lớn của AI, điện toán đám mây và các trung tâm dữ liệu quy mô hyperscale.

Mới đây, Intel cho biết hãng đã đạt được bước đột phá quan trọng trong công nghệ đóng gói, vượt qua rào cản lớn nhất đối với việc sản xuất các chip siêu lớn (Hyper-Large Form Factor – HLFF). Thành tựu này được phát triển tại cơ sở Rio Rancho (New Mexico, Mỹ) và sẽ mở đường cho các bộ xử lý có kích thước lên tới 24 lần giới hạn reticle, vượt xa khả năng của các giải pháp đóng gói hiện nay.

Khi chip đơn không còn là tương lai

Giới hạn kích thước của một khuôn chip (reticle limit) từ lâu đã trở thành rào cản đối với việc tăng hiệu năng bằng cách mở rộng die silicon.

Để giải quyết vấn đề này, các hãng bán dẫn đã chuyển sang kiến trúc chiplet, nơi nhiều die được kết nối trong cùng một package bằng các công nghệ như EMIB và Foveros của Intel.

Theo Intel, cơ sở Rio Rancho hiện có thể hỗ trợ các package đạt 8 lần giới hạn reticle và dự kiến sẽ vượt 12 lần trong những năm tới. Xa hơn nữa, Intel đang hướng đến các package HLFF với kích thước khoảng 240 × 240 mm, tương đương 24 lần giới hạn reticle, lớn nhất từng được công bố trong ngành nếu không tính công nghệ đóng gói cấp panel (panel-level packaging).

Những thách thức khi tạo ra chip siêu lớn

Việc mở rộng kích thước package không đơn thuần là ghép thêm nhiều chiplet. Khi package ngày càng lớn, hàng loạt bài toán kỹ thuật cũng trở nên phức tạp hơn.

Truyền dữ liệu tốc độ cực cao

Các package HLFF phải đáp ứng tốc độ truyền dữ liệu phục vụ AI.

Intel sử dụng cầu nối EMIB-T với lớp kim loại dưới 2 micromet, cho phép truyền dữ liệu 64 Gb/s trên mỗi kênh giữa chip với chip và giữa chip với bộ nhớ HBM.

Trong tương lai, Intel cũng đang nghiên cứu kết nối đồng đồng đóng gói (co-packaged copper) và quang học đồng đóng gói (co-packaged optics) nhằm đạt tốc độ truyền ngoài package lên tới 448 Gb/s.

Cung cấp điện hiệu quả

Khi package lớn hơn, việc cấp nguồn từ các cạnh package trở nên kém hiệu quả.

Intel đề xuất tích hợp tụ điện silicon ngay bên dưới chip nhằm cung cấp nguồn cục bộ với dung lượng lên tới 1 mF, đồng thời đưa bộ điều chỉnh điện áp vào ngay trong package để phản hồi nhanh hơn với sự thay đổi tải của chip.

Nâng cao tỷ lệ thành phẩm

Package càng lớn thì nguy cơ lỗi càng tăng.

Intel bổ sung các kênh truyền dữ liệu dự phòng song song với các kênh chính. Chỉ cần thêm 3–4 kênh dự phòng trên mỗi nhóm 64 kênh, tỷ lệ thành phẩm có thể tăng từ khoảng 97% lên trên 99%, yếu tố rất quan trọng đối với sản xuất quy mô lớn.

Kiểm soát độ cong của package

Package kích thước lớn có thể bị cong tới 7 mm, gây ảnh hưởng đến tiếp xúc điện và hiệu quả tản nhiệt.

Để khắc phục, Intel kết hợp:

Khung gia cường cứng (stiffener ring)

Đế kính có hệ số giãn nở thấp (glass-core substrate)

Quy trình hàn nhiều lớp

Hệ thống ép lực làm mát trên 4.500 N

Nhờ đó, package vẫn giữ được độ phẳng trong quá trình hoạt động.

Tản nhiệt ở quy mô hàng chục kilowatt

Các package HLFF được dự báo có mức tiêu thụ điện từ 15–25 kW.

Thay vì sử dụng một tấm tản nhiệt lớn, Intel phát triển kiến trúc làm mát dạng mô-đun với nhiều vùng làm mát độc lập và cảm biến nhiệt tích hợp, mỗi mô-đun có thể xử lý công suất làm mát trên 5 kW.

Intel giải quyết bài toán khó nhất: Đóng gói (Encapsulation)

Theo Intel, thách thức lớn nhất không nằm ở việc kết nối các chiplet mà ở encapsulation – quá trình phủ vật liệu bảo vệ lên package.

Trong quá trình này, vật liệu underfill phải chảy vào khoảng trống giữa chip và đế package để gia cố liên kết.

Với package truyền thống, vật liệu chỉ cần chảy khoảng 22 mm, còn đối với EMIB khoảng 43 mm.

Tuy nhiên, ở các package kích thước 5x đến 10x reticle, khoảng cách này tăng lên đáng kể, khiến vật liệu khó lan đều và dễ xuất hiện bọt khí hoặc khoảng rỗng, ảnh hưởng đến độ bền và độ tin cậy của chip.

Để giải quyết vấn đề, Intel đã triển khai ba cải tiến quan trọng:

Tối ưu vật liệu underfill với độ nhớt thấp hơn để tăng khả năng lan truyền nhưng vẫn đảm bảo độ bền cơ học.

Thay đổi phương pháp bơm vật liệu, chuyển từ bơm ở mép package sang bơm tại nhiều điểm khác nhau nhằm giảm quãng đường dòng chảy.

Tối ưu quy trình đóng rắn (curing) để loại bỏ hoàn toàn các khoảng rỗng, tạo ra package gần như không có khuyết tật (void-free).

Chip siêu lớn không còn là ý tưởng

Intel cho biết hãng đã thử nghiệm thành công nhiều package HLFF.

Một package dựa trên EMIB có kích thước vượt 5x reticle đã tích hợp 18 die, bao gồm 12 vị trí HBM, đồng thời đạt kết quả đóng gói không xuất hiện khoảng rỗng với khoảng cách chảy của underfill lên tới 40 mm.

Intel cũng xác nhận thành công với:

Package EMIB vượt 7x reticle

Package Foveros 3D ở quy mô 2x và 4x reticle

• Trong đó package 2x đã vượt qua toàn bộ các bài kiểm tra độ tin cậy.

Đóng gói tiên tiến sẽ trở thành chìa khóa của AI

Theo lộ trình của Intel, công nghệ đóng gói sẽ tiếp tục mở rộng từ 7x, 12x, 24x reticle và trong tương lai hướng tới panel-level packaging với quy mô vượt 50x reticle.

Đây được xem là nền tảng quan trọng để xây dựng các bộ xử lý AI thế hệ mới với hàng chục chiplet, nhiều cụm HBM và khả năng mở rộng hiệu năng vượt xa giới hạn của chip đơn truyền thống.

Trong bối cảnh AI ngày càng đòi hỏi mật độ tính toán cao hơn, cuộc cạnh tranh giữa Intel và TSMC không còn chỉ xoay quanh tiến trình sản xuất, mà đang chuyển mạnh sang công nghệ đóng gói tiên tiến (Advanced Packaging). Đây sẽ là yếu tố quyết định khả năng tạo ra các bộ xử lý AI siêu lớn, hiệu năng cao và tiết kiệm năng lượng trong những năm tới.